基于ＡＲＭ＋ＦＰＧＡ的高速信号采集系统设计
Design of Hi-Speed Signal Acquisition System Based on ARM and FPGA
蔡弘 戴胜华
（北京交通大学 电子信息工程学院， 北京市 １０００４４）
Cai Hong Dai Shenghua
(School of Electronics and Information Engineering in Beijing Jiaotong University, Beijing 100044)【摘 要】本文提出了一种实现信号采集方案，介绍了由ＡＲＭ处理器Ｓ３Ｃ２４１０和ＥＰ２Ｃ８ ＦＰＧＡ组成的高
速信号采集系统的系统设计，并着重介绍前端硬件的设计，并就ＡＲＭ处理器和ＦＰＧＡ的互联设计进行探讨。利用ＦＰＧＡ硬件控制Ａ／Ｄ转换，达到了较好的效果，实现了信号的采集与存储。
【关键词】ＡＲＭ 嵌入式系统 ＦＰＧＡ ＦＩＦＯ ＡＤ
Abstract: The design of Hi-speed signal acquisition system based on ARM processor S3C2410 and FPGA EP2C8 waspresented in the paper. The hardware design was mainly introduced. The interconnection of ARM processor and FPGAwas discussed. A/D conversion is controlled by hardware implemented in FPGA. The acquisition and storage of datawas realized.
Key words: ARM Embedded System FPGA IDE AD
在图像处理，瞬态信号检测、工业、国防、通信等领域常常需要对传感器等的外部输入信号进行处理与存储。采用ＡＲＭ嵌入式处理器与ＦＰＧＡ的方式来实现高速数据的采集和存储，提供了一种高速度、高精度、低成本的数据采集方案。本系统使用Ｓａｍｓｕｎｇ公司的Ｓ３Ｃ２４１０处理器和Ａｌｔｅｒａ公司的ＥＰ２Ｃ８ ＦＰＧＡ作为系统的核心，同时使用Ｔｉ公司的Ａ／Ｄ转换芯片ＡＤＳ５２２０对输入信号做模数转换，可以实现采样频率达到１－４０ＭＨｚ。本文从硬件设计角度介绍系统的设计，着重介绍ＦＰＧＡ和ＡＲＭ处理器的互联设计。１ 系统结构
系统主要由Ａ／Ｄ转换器、ＦＰＧＡ和ＡＲＭ处理器三大部分组成。通过ＡＤ芯片以１～４０ＭＨｚ的采样率把输入模拟信号转换为１２ｂｉｔ精度的数字信号，经过ＦＰＧＡ中的ＦＩＦＯ存储器缓存后由ＡＲＭ处理器以ＤＭＡ的方式接收采集数据，再通过ＩＤＥ接口存储数据到大容量硬盘，ＡＲＭ处理器接收数据之前可在ＦＰＧＡ中以硬件实现数字滤波，处理分析，数据压缩等硬件单元，或由ＡＲＭ处理器做一些简单的处理。图１是系统的结构框图。
２ ＡＤ芯片
ＡＤＳ５２２０是Ｔｉ公司的高速ＡＤ转换器，其主要参数如下：
＊ １２ｂｉｔ精度，最高采样率４０ＭＳＰＳ
＊ 在频率１０Ｍ下的信噪比（ＳＮＲ）达７０ｄＢ，无杂散动态范围（ＳＦＤＲ）达８８ｄＢＦＳ。
＊ 模拟输入带宽３００ＭＨｚ
＊ 输入信号电压范围０．５～２．５Ｖ
Ａ／Ｄ转换器电路部分包括对输入信号的调理电路、ＡＤ芯片自身外围电路和输出数字信号的驱动。
输入信号经过一阶ＲＣ高通滤波电路滤除信号直流和低频分量，滤波器的截止频率为２ｋＨｚ。在ＡＤ输入的前端采用了Ｔｉ公司的运算放大器ＯＰＡ６８５，对所输入的模拟信号进行放大，本电路中放大倍数为２倍，另外在放大器的前端加了２．５Ｖ的直流偏置电压。ＯＰＡ６８５具有很高的转换率、很低的输入噪声和很强的输出驱动能力，这些使得ＡＤＳ５２２０能够达到最高的输入频率。ＡＤＳ５２２０的共模输入为１．２５Ｖ。参考电压
图１ 系统结构框图
收稿日期：２００７－１１－２９
作者简介：蔡弘，北京交通大学电子信息工程学院硕士研究生，主要研究方向为嵌入式系统开发及应用。
图２ 信号调理电路原理图
38仪器仪表标准化与计量2007・6应用与实践
选择可编程的内部参考电压２Ｖ，信号输入的峰峰值为２Ｖ。在数字信号输出端设置了高速三态信号驱动芯片７４ＶＨＣ５４１缓冲信号。３ Ｃｙｃｌｏｎｅ ＩＩ ＦＰＧＡ
ＡＬＴＥＲＡ公司的Ｃｙｃｌｏｎｅ ＩＩ系列ＦＰＧＡ使用９０ｎｍ制程工艺，功耗低，密度高；比上一代产品新增嵌入式乘法器，大大增强ＤＳＰ处理能力；高速存储器接口，支持ＤＤＲ ＩＩ内存；集成更大的片上存储器。本系统选用此系列型号ＥＰ２Ｃ８Ｔ１４４Ｃ８的ＦＰＧＡ，ＥＰ２Ｃ８使用１．２Ｖ电压供电，封装形式为ＴＱＦＰ１４４。片内有两个ＰＬＬ，可对外部时钟输入通过倍频、分频获得所需的时钟；还有１６５８８８ｂｉｔ的ＲＡＭ块，用来设计ＦＩＦＯ存储器。
ＦＰＧＡ硬件设计主要是设计其电源、ＪＴＡＧ调试口编程电路及外围电路。３．１ 电源设计
ＦＰＧＡ电源引脚有三类，ＶＣＣＩＮＴ，ＶＣＣＩＯ和ＶＣＣＡ＿ＰＬＬ。
（１） ＶＣＣＩＮＴ是内部供电电压，１．２Ｖ供电；（２） ＶＣＣＩＯ是Ｉ／Ｏ电压，可根据外部Ｉ／Ｏ电平来选择，一般为３．３Ｖ，特别的是ＦＰＧＡ Ｉ／Ｏ管脚分成４个ＢＡＮＫ，多个ＶＣＣＩＯ对应着这４个ＢＡＮＫ，可以提供不同的ＶＣＣＩＯ使Ｉ／Ｏ引脚支持不同的电平值。（３） ＶＣＣＡ＿ＰＬＬ是锁相环的供电引脚，电压１．２Ｖ，ＡＬＴＥＲＡ公司ＦＰＧＡ的ＰＬＬ都是模拟的锁相环，对噪声比较敏感，需要将其与数字电源分开供电。通过串联电感或磁珠将数字和模拟电源隔离。
芯片供电电源使用ＬＤＯ电源芯片来产生。３．３Ｖ的ＬＤＯ可以使用常用的ＬＭ１１１７－３．３，ＬＴ１０８３－３．３等，１．２Ｖ电压的有ＬＤ１１１７－１．２等，由于ＶＣＣＩＮＴ的电压范围是１．２～１．３Ｖ，可以利用可调型号ＬＤ１１１７－ＡＤＪ来得到１．２５Ｖ的电压。其原理图如图３，ＬＤ１１１７－ＡＤＪ当使用１．２５Ｖ输出时需在电压输出端并联一个１２０欧姆的电阻。
图４ ＦＰＧＡ的ＪＴＡＧ接口原理图
ＦＰＧＡ芯片是基于ＳＲＡＭ工艺的，每次上电后都需要对ＦＰＧＡ的内容进行配置，掉电后内容消失，而这些配置数据需要存放在配置专用的非易失性存储芯片中或在线下载到ＦＰＧＡ中。Ａｌｔｅｒａ公司ＦＰＧＡ的配置方式有很多种，Ｃｙｃｌｏｎｅ ＩＩ系列支持ＪＴＡＧ、主动串行（ＡＳ）、被动串行（ＰＳ）三种方式。Ｃｙｃｌｏｎｅ ＩＩ系列ＦＰＧＡ在实际应用中一般使用ＪＴＡＧ和主动串行方式。
＊ ＪＴＡＧ是绝大多数Ａｌｔｅｒａ器件都支持的一种方式，通过ＪＴＡＧ将配置数据在线下载到ＦＰＧＡ中，注意其中的上拉电阻是必须的，使得ＪＴＡＧ可以可靠的与ＰＣ机通信。其ＪＴＡＧ连接硬件原理图如图４。
＊ 主动串行方式是对专用配置芯片进行编程，使得ＦＰＧＡ上电后可以自动读取配置芯片内容进行配置。Ａｌｔｅｒａ公司的专用配置芯片主要是ＥＰＣ和ＥＰＣＳ系列，当使用主动配置方式时需要使用ＥＰＣＳ系列，如ＥＰＣＳ４芯片，这是一个容量为４Ｍｂｉｔ的配置芯片。其原理图如图５。
图５ ＦＰＧＡ的编程接口原理图
３．３ 外部Ｉ／Ｏ管脚互联
ＦＰＧＡ中大部分管脚属于Ｉ／Ｏ管脚，其中一部分是外部时钟信号输入管脚，只可作为输入，在ＥＰ２Ｃ８中这种管脚共有８个，可接外部时钟源，如接外部有源晶振；还有一部份作为ＦＰＧＡ配置专用引脚，其他用于连接外部设备。在本设计中Ｉ／Ｏ引脚一部分连接ＡＤ转换芯片，一部分连接ＡＲＭ处理器。４ ＡＲＭ处理器和ＦＰＧＡ互联
在实际设计中有时需要利用ＦＰＧＡ高度可编程的
仪器仪表标准化与计量2007・6图３ ＬＤ１１１７－１．２
３．２ 编程和配置芯片
这部分是ＦＰＧＡ设计过程中十分重要的一环，否则就不能进行编程调试，光有硬件是不能让ＦＰＧＡ工作的，重视和仔细设计是保证设计成功的关键。
39Application and Practice
特性来实现某些辅助硬件，如协处理器、ＦＩＦＯ存储器等，同时完成系统的一些数字逻辑电路，这就涉及了控制器和ＦＰＧＡ之间的连接通信。在需要进行大量的数据传送的应用中通常将ＦＰＧＡ与ＣＰＵ通过外部总线连接，将ＦＰＧＡ映射成系统存储器中的一段进行访问。本系统将ＡＲＭ处理器外部总线的数据线ＤＡＴＡ［０：１５］、地址线ＡＤＤＲ［１：４］、读写信号ｎＯＥ、ｎＷＥ、片选信号ｎＧＣＳ３连接到ＦＰＧＡ的Ｉ／Ｏ管脚。
读到的便是下一个数据，写入端也是如此，所以使用一个数据寄存器来访问。时钟发生器产生采样时钟和ＦＩＦＯ读写时钟信号，在每个时钟周期的上升沿，ＡＤ芯片完成一次采样，ＦＩＦＯ通过写时钟信号将数据读入，当ＦＩＦＯ中数据半满时（即存入４０９６个数时），将产生半满中断信号，通知ＣＰＵ读取数据。ＦＰＧＡ与ＣＰＵ的外部总线相连，数据总线宽度１６ｂｉｔ，控制逻辑电路完成与ＣＰＵ总线的接口工作，ＣＰＵ可通过写寄存器的方式控制ＡＤ的启动关闭和其他工作，也可读取ＦＩＦＯ中存储的数据。５ 结束语
本文详细介绍了基于ＡＲＭ＋ＦＰＧＡ的信号采集系统前端的软硬件设计，目前已实现，运行可靠。该方案充分利用了ＦＰＧＡ和ＡＲＭ处理器的优点，简化了
图６ ＡＲＭ和ＦＰＧＡ连接示意图
硬件设计和增加了设计的灵活性，可适用图像处理、工业、国防、通信等领域。参考文献
［１］ Ａｌｔｅｒａ Ｃｙｃｌｏｎｅ ＩＩ Ｄｅｖｉｃｅ Ｈａｎｄｂｏｏｋ［２］ Ａｌｔｅｒａ ＦＰＧＡ／ＣＰＬＤ设计．北京：人民邮电出版社
［３］ 侯伯亨，编著．ＶＨＤＬ硬件描述语言与数字逻辑电路设计
［４］ Ａｌｔｅｒａ Ｓｉｎｇｌｅ－＆Ｄｕａｌ－Ｃｌｏｃｋ ＦＩＦＯ Ｍｅｇａ－ｆｕｎｃｔｉｏｎ Ｕｓｅｒ Ｇｕｉｄｅ □需要进行软件验证，以保证每个阶段软件输出与输入的关系符合要求。
应仔细选择技术与措施，保证软件验证满足软件要求的ＳＩＬ。需要考虑的技术措施包括形式证明、概率测试、静态分析、动态分析和测试、软件复杂性度量、软件模块测试和集成、软硬件集成测试、软件系统测试等。
３ 功能安全评估
应按照集成系统的功能安全评估要求进行软件的功能安全评估，需要根据ＳＩＬ选择适当的软件功能安全评估技术措施，包括：检查列表、判定／真值表、软件复杂性度量、失效分析、多种软件的共同原因失效分析、可靠性块图等等。４ 结束语
安全相关软件的ＳＩＬ设计是一项十分严格复杂的工作，伴随着开发的每一步，还有测试、验证、确认、评估等活动，所有工作和活动的过程和结果都需要文档化，用以保证和证明软件的安全性。研究相关标准的要求，严格遵守标准，是开发符合标准的安全软件的第一步。
□
ＦＰＧＡ连接到ＡＲＭ处理器外部总线的ＢＡＮＫ３上，只使用４根地址线，寻址空间是０ｘ１８００００００－０ｘ１８００００２０，每２个地址对应一个１６ｂｉｔ的寄存器，这些寄存器是通过在ＦＰＧＡ中编程实现，其中一个是ＦＩＦＯ数据寄存器，用于读取ＦＩＦＯ存储器的数据，其他作为控制寄存器或保留。
ＦＰＧＡ内部主要由三大部分组成，ＦＩＦＯ、时钟发生器和控制逻辑电路组成，ＦＩＦＯ大小为１２ｂｉｔｘ８１９２。ＦＩＦＯ存储器内部有读写指针，当ＣＰＵ读取一个数据后，ＦＩＦＯ中的读指针会指向下一个数据，再次读取时（上接第２６页）
证已改变的软件模块、再验证已受影响的软件模块、再确认整个系统、软件配置管理、数据记录和分析等。
６）软件安全确认
此阶段为图１中方框９．６。
为了保证集成系统符合规定的ＳＩＬ，需要对每一个安全功能进行确认并将结果文档化。当预期和实际结果出现差异时，对是否继续确认做出的分析和采取的决定，或发布变更请求和返回开发生命周期较早阶段，都应作为软件安全确认的结果的一部分文档化。
软件安全确认主要通过测试进行，以确认系统能够正确执行安全规范中规定的功能，而不执行非预定的功能。
应仔细选择技术与措施，保证软件安全确认满足软件要求的ＳＩＬ。需要考虑的技术措施包括概率测试、仿真／建模和功能和黑盒测试等。
７）软件验证
为了达到所需的ＳＩＬ，在软件安全生命周期的软件安全要求规范、软件结构、软件系统设计、软件模块设计、代码、数据、数据模块测试、软件集成测试、软硬件集成测试、软件安全要求措施等多个阶段，都
40仪器仪表标准化与计量2007・6
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