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数字电子钟逻辑电路设计 简述

数字电子钟是一种用数字显示秒﹑分﹑时﹑日的记时装置，与传统的机械钟相比，他具有走时准确﹑显示直观﹑无机械传动装置等优点，因而得到了广泛的应用：小到人们的日常生活中的电子手表，大到车站﹑码头﹑机场等公共场所的大型数显电子钟。 数字电子钟的电路组成方框图如图1.1所示。

图1-1 数字电子钟的电路组成方框图

由图1.1可见，数字电子种由以下几部分组成：石英晶体振荡器和分频器组成的秒脉冲发生器；校时电路；六十进制秒﹑分计数器及24进制（或12进制）记时计数器；以及秒﹑分﹑时的译码显示器部分等。 设计任务和要求

用中﹑小规模集成电路设计一台能显示日﹑时﹑分秒的数字电子钟，要求如下： 1.由晶振电路产生1Hz标准秒信号。 2.秒﹑分为00—59六十进制计数器。 3.时为00—23二十四进制计数器。

4.周显示从1—日为七进制计数器。

5.可手动校正：能分别进行秒﹑分﹑时﹑日的校正。只要将开关置于手动位置，可分别对秒﹑分﹑时﹑日进行手动脉冲输入调整或连续脉冲输入的校正。

6.整点报时。整点报时电路要求在每个整点前鸣叫5次低音（500Hz），整点时再鸣叫一次高音（1000Hz）。 三﹑可选器材

1. NET系列数字电子技术实验系统 2. 直流稳压电源

3. 集成电路：CD4060﹑74LS74﹑74LS161﹑74LS248﹑及门电路 4. 晶振：32768Hz

5. 电容：100uF/16V﹑22pF﹑3—22pF之间 6. 电阻：200Ω﹑10kΩ﹑22MΩ 7. 电位器：>2.2kΩ或4.7kΩ 8. 数显：共阴显示器LC5011—11 9. 开关：单次按键 10. 三极管：8050 11. 喇叭：1/4W，8Ω 四﹑设计方案提示

根据设计任务和要求，对照数字钟的框图，可以分为以下几部分进行模块化设计。 6.1 秒脉冲发生器

秒脉冲发生器是数字钟的核心部分，它的精度和稳度决定了数字钟的质量，通常用晶体振荡器发出的脉冲经过整形﹑分频获得1Hz的秒脉冲。如晶振为32768Hz，通过15次二分频后可获得1Hz的脉冲输出，电路图如1.2所示。

图1-2 秒脉冲发生器

6.2 计数器

秒﹑分﹑时﹑日分别为60﹑60﹑24和7进制计数器。秒﹑分﹑均为60进制，即显示00—59，它们的各位为十进制，十位为六进制。时为二十四进制计数器，显示00—23，各位仍为十进制，而十位为三进制，但当十进位计到2，而个位计到4时清零，就为二十四进制了。数字电子钟所采用的是十六进制计数器74LS161和十进制计数器74SL160，根据时分秒各个部分的的不同功能，设计成不同进制。秒的个位，需要10进制计数器，十位需6进制计数器（计数到59时清零并进位）。秒部分设计与分钟的设计完全相同；时部分的设计为当时钟计数到24时，使计数器的小时部分清零，从而实现整体循环计时的功能

4位同步计数器74LS161引脚结构图，如图1（74SL160的引脚结构与74SL161完全相同）：

二输入四与非门74LS00引脚结构图，如图2： 74LS161功能如表1所示： 非门真值表如表2所示：

输入 L H H H H P T CP C D1 D2 D3 输出 Q0 Q1 L D1 Q2 L D2 Q3 L D3 × × × × × × × × L L H H H × × ↑ H L × H × L ↑ × × D0 × × × D1 × × × D2 × × × D3 × × × D0 计数 保持 保持 表1 74LS161功能表

A 0 0 1 1 表2 与非门真值表 6.2.1分.秒计数器

1.秒部分具体设计如图3示：

B 0 1 0 1 Y 1 1 1 0

图3 秒部分设计图

秒的个位部分为逢十进一，十位部分为逢六进一，从而共同完成60进制计数器。当计数到59时清零并重新开始计数。秒的个位部分的设计：利用十进制计数器74LS160和与非门74LS00在面包板上设计10进制计数器显示秒的个位 。计数器的1脚接高电平，7脚及10脚接1。因为7脚和10脚同时为1时计数器处于计数工作状态.秒的个位和十位的2脚相接从而实现同步工作，15脚（串行进位输出端）接十位的7脚和10脚。个位计数器由Q3Q2Q1Q0（0000）2增加到（1001）2时产生进位，并十位部计数器的2脚脉冲输入端CP，从而实现10进制计数和进位功能。利用74LS161和74LS00在面包板上设计6进制计数器

显示秒的十位 ：7脚和10脚接各位计数器的15脚（串行进位输出端），当个位计数器由Q3Q2Q1Q0（0000）2增加到（1001）2时产生进位，并十位部分开始计数，通过74LS00对Q2Q1与非接入74LS161的1脚清零端和分个位计数器的2脚脉冲输入端CP，从而实现6进制计数器和进位功能。

2.分钟部分具体设计如图4示：

图4 分部分设计图

分钟个位部分逢十进一，十位部分逢六进一，从而共同完成60进制计数器。当计数到59时重新开始计数。利用74LS160和74LS00设计10进制计数器显示分的个位 ：1脚，7脚和10接高电平，15脚（串行进位输出端）接十位计数器的7脚和10脚。当个位计数器由Q3Q2Q1Q0（0000）2增加到（1001）2时产生进位，十位计数器和各位计数器的2脚相接从而实现同步工作。并将计数器的2脚脉冲输入端，从而实现10进制计数器和进位功能。利用74LS161和74LS00在面包板上设计6进制计数器显示分的十位 ：当由Q3Q2Q1Q0（0000）2增加到（0101）2时，通过74LS00对Q2Q1与非接入74LS161的1脚清零端和小时的个位计数器的2脚脉冲输入端，从而实现6进制计数器和进位功能。

6.2.2时计数器

1.小时部分具体设计如图5示：

图5 小时部分设计图

利用74LS160和74LS00设计10进制计数器显示小时的个位 ：7脚和10脚接高电平。15脚（串行进位输出端）接入十位计数器的7脚和10脚，个位计数器和十位计数器的2脚相接从而实现同步工作方式。小时十位计数器的2脚脉冲输入端，从而实现10进制计数器和进位功能。利用74LS161和74LS00在面包板上设计计数器显示分钟的十位 ：当十位计数器由Q3Q2Q1Q0（0000）2增加到（0010）2并且个位计数器Q3Q2Q1Q0由（0000）2增加到（0100）2时，通过74LS00对十位计数器的Q1和个位计数器Q2与非，分别接入十位和个位的74LS161的1脚清零端，从而共同完成24进制计数器并清零。

6.2.3周计数器

周为七进制，按人们的一般概念一周的显示为星期“日﹑1﹑2﹑3﹑4﹑5﹑6”，所以我们设计这七进制计数器，应根据译码显示器的状态表来进行，如表1.1所示。 表1.1 状态表 Q4 Q3 Q2 Q1 显示 1 0 0 0 日 0 0 0 1 1 0 0 1 0 2 0 0 1 1 3 0 1 0 0 4 0 1 0 1 5 0 1 1 0 6 按表1.1状态表不难设计出“日”计数器的电路（日用数字8代）。

所有计数器的译码显示均采用 BCD-七段译码器，显示器采用共阴或共阳的显示器。 6.3校时电路

在刚刚开机接通电源时，由于日﹑时﹑分﹑秒均为任意值，所以，需进行调整。置开关在手动位置，分别对时﹑分﹑秒﹑日进行单独计数，计数脉冲由单次脉冲或连续脉冲输入。如下图

单次.74LS00N.74LS00NVCC5VVCC10k¦¸310k¦¸10

6.4整点报时电路

当时计数器在每次计到整点前六秒时，需要报时，这可用译码电路来解决，即当分为59时，则秒在计数到时，输出一延时高电平，直至秒计数器计到58时，结束这高电平脉冲去打开低音与门，使报时声按500Hz频率鸣叫5声，而秒计到59时，则去驱动高音1KHz频率输出而鸣叫1声。 七.数字电子钟原理图

SC1C11DR1DRQ3Q2Q1Q074LS161CP/CRC1C11D1DR&Q3Q2Q1Q074LS161CP/CRQ3Q2Q1Q074LS161CP/CRQ3Q2Q1Q074LS161CP/CRQ3Q2Q1Q074LS161CP/CR74LS00/Sd74LS00

日 1～日LC5011-11×7abcdefg74LS24874LS24874LS24874LS24874LS24874LS24874LS248时 00～23分 00～59秒 00～5974LS20&&&QHDCBA字钟逻辑电路参考图

&74LS2074LS00&&&&Q4Q1&74LS00&74LS00Q3Q274LS20Q3Q2Q1Q074LS161CP/CR74LS08/Rd/Rd/Rd自动时校K3手动自动K4自动分校手动74LS041&&K5秒校1Hz自动手动5V74LS3274LS08低音喇叭根据设计任务和要求，数字逻辑电路参考图如。

74LS74×2周校K2手动K174LS00单次Rw200Ω11连续SQH/Sd74LS04174LS7474LS74/Rd/RdRRSQL/Sd&&&1&22pF22MΩ&≥11KΩ高音512Hz1024Hz10Q6Vcc+100μF/16V2.2KΩT(8050)(1s)332768Hz113～20pFQC11DQ3CD4060Q14R10KΩ10KΩ74LS74 图1.3数

电路图简要说明 1.秒脉冲电路

由晶振32768Hz经14分频器分频为2Hz，再经一次分频，即得1Hz标准秒脉冲，供时钟计数器用。

2.单次脉冲，连续脉冲

这主要是供手动校正时用。若开关K1打在单次端，要调整日﹑时﹑分﹑秒即可按单次脉冲进行校正。如K1在单次，K2在手动，则此时按动单次脉冲键，使周计数器从星期1到星期日计数。若开关K1处于连续端，则校正时，不需要按动单次脉冲，即可进行校正。 单次﹑连续脉冲均由门电路构成。 3.秒﹑分﹑时﹑日计数器

这一部分电路均使用中规模集成电路74LS161实现秒﹑分﹑时的计数，其中秒﹑分为六十进制，时为二十四进制。从图1.3中可发现，秒﹑分两组六十进制计数电路完全相同。当计数到59时，再来一个脉冲变成00，然后重新开始计数。图中利用“异步清零”反馈到端，而实现个位十进制，十位六进制的功能。

时计数器为二十四进制，当开始计数时，个位按照十进制计数，当计到23时，这时再来一个脉冲，应该回到“零”，所以，这里必须使个位既能完成十进制计数，又能在高低位满足“23”这一数字后，时计数器清0，图中采用了十位的2和个位的4相“与非”后在清0。

对于日计数器电路，它是由4个D触发器组成（也可用JK触发器）的，其逻辑功能满足了表1.1，即当计数器计到6后，再来一个脉冲，用7的瞬态将Q 4﹑Q3﹑Q2﹑Q1置数，即为“1000”，从而显示“日”（8）。 4.译码﹑显示

译码显示很简单，采用共阴极LED数码管LC5011—11和译码器74LS248，当然也可用共阳数码管和译码器。 5.整点报时

当计数到整点的前6秒，此时应该准备报时。

图1.3中，当分计到59分时，将分触发器QH置1，而等到秒计数到秒时，将秒触发器QL置1，然后通过QL与QH相“与”后再和1s标准秒信号相“与”而去控制低音喇叭鸣叫，直至59秒时，产生一个复位信号，使用QL清0，停止低音鸣叫，同时59秒信号的反相又和QH相“与”后去控制高音喇叭鸣叫。当计时到分﹑秒从59：59 00：00时，

鸣叫结束，完成整点报时。 6.鸣叫电路

鸣叫电路由高﹑低两种频率通过或门去驱动一个三极管，带动喇叭鸣叫。1kHz和500Hz从晶振分频器近似获得。如图中的CD4060分频器的输出端Q5和Q6。Q5输出频率为1024Hz，Q6为512Hz。 8小结

通过这三周的学习，我感觉有很大的收获：首先，通过这次课程设计使自己对课本上的知识可以应用于实际，使理论与实际相结合，加深自己对课本知识的更好理解，同时也段练了我个人的动手能力：能够充分利用图书馆去查阅资料，增加了许多课本以外的知识。更加了解了时序逻辑电路的设计步骤及方法。 对时序逻辑电路的触发方式的理解更加深刻即同步连接方式和异步连接方式的了解。 增加了对74LS161，74LS160和74LS00芯片引脚结构和功能的理解及运用，尤其是161和160的清零端和进位端的功能。设计面包板的过程中，要考虑到整体的美观性，连接电路时对各线路的连接要细致，引脚要足够长，使其能够接触到面包板下面的金属片。验证面包板时，出现了很多问题，其主要问题为线的引脚与面包板下面的金属片接触不良而导致显示错误。在这个过程中，锻炼了我的细心和耐性。通过本次实验充分体现了我的团结，细心和耐性。

在本文的写作过程中得到了曹媛老师的精心指导，在此表示衷心的感谢。